> в мире ВСЁ tradeoff. Удивлюсь если та идея никому не приходила в голову за столько лет. Я и предположил что оно не получило распостранения из-за траблов с вот именно tradeoff.
>> А в FPGA вообще реально залить "дельту" битстрима на ходу, не угробив
>> состояния железки вокруг?
> на зайлинксах такое есть. FPGA - это же просто SRAM, приделанная к
> мультиплексорам и базовым ячейкам.
Ничего не говорит о том как сделан аплоад и применение битстрима, и насколько это затронет те или иные состояния системы в целом.
> Нет никакой проблемы перелить некоторые ячейки из этой памяти. Это речь шла
> о состоянии внутри FPGA. Состояние внутри оперативы должен поддерживать
> контроллер оперативы, который вообще должен быть асиком,
> так как реконфигурить контроллер оперативы смысла нет, ибо память распаяна.
Если отливать ASIC - то уже ВСЕГО ЧИПА, имхо, потому что стоит столько же - а параметры сильно лучше. И ядер больше влезет на ту же площадь, и частоты будут куда выше. И даже оптимизировать можно - да хоть неделю для окончательной выгрузки на фабу.
> Вот это меня беспокоит, но я думаю, это можно обойти. Во-первых, FPGA
> - это реконфигурируемая штука. Дефекты будут, нужно помнить, где они.
Вот это так то забавная идея. Но чтобы скипнуть произвольный дефект надо что-то как-то ремапить видимо. А коммутация этого всего что, халявная по площади кристалла? Или как столько коммутации оптом халявное получится? Еще увеличить огромный кристалл?
> Точечный дефект не портит весь чип. Он портит окрестность этого дефекта. Чипы
> нужно тестировать, и номера дефектных ячеек - записывать в пзу.
И дальше - чего? В него либо не пройдет аплоад дизайна юзавшего проблемный регион и чип в этом смысле все же труп. Либо надо ремап какой-то для абстрагирования этого всего. А это точно реально сделать относително халявно? Для толпы ячеек?
> То что чипы большие - ну да, большие. Но ведь надёжнее 1 большой единый чип
> с отключаемыми дефектами, чем несколько маленьких, соединённых друг с другом, ведь так?
Технологический процесс гоняется для вафли и занимает немало времени. Чем больше с нее чипов - тем дешевле каждый чип. Стоимость процесса размажется на N. А если дефект накрыл 1 чип, пролет пропорционален 1/N. Для очень мелких чипов достигается некий предел т.к. повышение требований к резке на чипы и прочая корпусировка мешают снизить цену дальше, но это не тот случай.
> Никуда. Никаких сложных софт-процессоров - примитивный процессор, но с набором инструкций
> под каждую конкретную задачу и программами без ветвлений.
А что есть "конкретная задача" в современном мире с GPGPU где именно совсем примитивные нужно? В таком духе как максимум NPU какой-то смысл получили, но поскольку это 1 конкретная задача, их и отлили в ASIC уже все кому не лень.
> Просто декодер инструкции, активирующий нужные подсхемы схемы + конвейер,
> управляющий перекачкой данных через нашу схему из одних кольцевых буфферов в другие.
Современные GPUшки предпочитают вообще делать нечто типа локальных буферов для считалок с одной стороны и мощные движки DMA для IO с системой с другой.
